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台积电5纳米工艺解析与新进展概述

2024-05-07 18:57 来源:网络

原文由Dick James在Semiconductor Digest发布的小编建议介绍了台积电5nm工艺,揭示出台积电将在半导体制造业技术发展中超越Intel,引领前行。IEDM文档中的图片虽仅为截图,但尚有未展示的内容。以下我们将结合已公开的5nm信息及文档中的图表(包括未显示部分),对台积电5nm工艺作一精要解读。

台积电5纳米工艺解析与新进展概述

一、工艺亮点与应用领域

1. 根据之前Scotten Jones的分析,相较于台积电与三星的5nm工艺,在相同CPP 50nm、MP 30nm和SDB条件下,台积电5nm逻辑密度提升至7nm的1.79倍,此次进一步提高至1.84倍,体现出更为激进的技术进步。

2. 图1表明,台积电5nm工艺重点面向AI和5G市场应用。

二、工艺性能提升与技术细节

1. 图2证实先前报道,5nm工艺在相同功率下速度提升15%,或在相同速度下降低30%功耗,并且逻辑密度达7nm的1.84倍。值得注意的是,提供了多达7种阈值电压选项,调校手段更具挑战性。

2. 图3揭示了新信息,eLVT提供了额外10%性能提升。同时,HPC3-fin因优化 Via Piller 和后段金属工艺,实现了总计35%的性能提升。

3. 图5虽非5nm节点的实际图像,却显示了台积电的EUV工艺实力,其EUV T2T技术已接近切割工艺水平。未来5nm工艺有望只需两张EUV光罩即可完成LELE或SALELE,从而摒弃切割工艺。这显示出台积电在EUV工艺控制和成本效率方面的显著优势。

三、新尝试与未来发展

1. 台积电在高迁移率沟道器件的Id-Vg关系(图6)、高密度存储器SRAM技术(图9)等方面展现出持续的研发努力和创新成果,例如展示了迄今为止业界最小的0.021um的SRAM单元。

2. 文档中的图10预告了一个HSHD SRAM将替代HC SRAM的计划,让人充满期待。

3. 4.图11至图13展示了台积电在良率、器件可靠性和新型低K介电材料领域的卓越表现和技术储备。

综上所述,台积电在5nm工艺技术研发上取得了快速进展,并尝试多种新技术,令人瞩目。即将召开的IEDM大会上,我们期待看到更多相关进展的揭晓。

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